為了滿足ASIC設(shè)計(jì)中時(shí)間進(jìn)度上的要求，許多工程師都采用了鎖相環(huán)（PLL）。PLL具有一些人們所希望的特性，包括時(shí)鐘倍頻能力、時(shí)鐘占空度校正能力以及時(shí)鐘分配延時(shí)消除能力。這些特性使得設(shè)計(jì)人員能夠運(yùn)用廉價(jià)的低頻晶體作為其片外時(shí)鐘脈沖源，并隨后進(jìn)行片上倍頻，以生成任何數(shù)值的高頻內(nèi)部時(shí)鐘信號(hào)。它們還令設(shè)計(jì)人員能夠通過將建立-保持時(shí)間窗口與芯片的時(shí)鐘脈沖源的邊緣對(duì)準(zhǔn)的方法來控制這些窗口以及芯片接口處的時(shí)鐘-輸出延時(shí)。
雖然在結(jié)構(gòu)和功能上看起來很簡(jiǎn)單，但鎖相環(huán)充滿了各種隱含的復(fù)雜性，這些復(fù)雜性有可能給哪怕是最好的設(shè)計(jì)師帶來麻煩。當(dāng)今ASIC工藝中PLL的設(shè)計(jì)正變得越來越困難，原因是內(nèi)核薄氧化物器件的閾值之上所留的電源電壓峰值儲(chǔ)備較為有限。這些器件往往被要求滿足目標(biāo)工作頻率并保持電源電壓的靈活性。但是，電源電壓峰值儲(chǔ)備的減少將會(huì)對(duì)PLL的噪聲特性產(chǎn)生不良影響。
結(jié)構(gòu)和操作
若要真正搞清PLL內(nèi)部的性能問題，就必須首先了解其結(jié)構(gòu)和工作原理。PLL的高級(jí)結(jié)構(gòu)似乎是直觀明了的，它由相位檢測(cè)器、電荷泵、環(huán)路濾波器和壓控振蕩器（VCO）所組成。PLL電路被啟動(dòng)后將立即進(jìn)入一種“解鎖”狀態(tài)，因?yàn)閂CO分割輸出頻率與基準(zhǔn)頻率無關(guān)。
然而，環(huán)路中的負(fù)反饋通過匯集周期性基準(zhǔn)輸入和VCO分割輸出的時(shí)鐘脈沖上升沿之間的相位誤差來調(diào)整VCO輸出頻率。綜合相位誤差使得VCO分割輸出頻率接近基準(zhǔn)頻率。當(dāng)PLL到達(dá)“鎖定”狀態(tài)時(shí)，相位檢測(cè)器所檢測(cè)到的相位誤差接近于零，這是因?yàn)閂CO分割輸出頻率和相位與基準(zhǔn)頻率和相位是一致的。由于相位檢測(cè)器只與VCO分割輸出相比較，因此PLL輸出頻率將比基準(zhǔn)和反饋輸入頻率高N倍，從而使得PLL能夠完成倍頻。
此外，如果時(shí)鐘分配被加至反饋通路，則PLL將把分配時(shí)鐘信號(hào)對(duì)準(zhǔn)基準(zhǔn)信號(hào)，以有效消除時(shí)鐘分配延時(shí)。
PLL內(nèi)部的功能塊可由可變數(shù)量的模擬和數(shù)字電路組成，甚至在全數(shù)字電路的極端情況下也是如此。然而，不管是由數(shù)字電路組成還是由模擬電路組成，PLL完成的都是時(shí)鐘信號(hào)相位的生成和校準(zhǔn)這樣的模擬功能。和模擬功能塊一樣，它們也面臨著象噪聲這樣的當(dāng)今ASIC苛刻的混合信號(hào)環(huán)境中常見且不可避免的模擬技術(shù)難題。如果PLL不能對(duì)噪聲做出良好的響應(yīng)，它就會(huì)導(dǎo)致輸出時(shí)鐘偏離其理想值的時(shí)間變換偏移。
輸出時(shí)鐘相位中的這些時(shí)間變換偏移通常被稱為抖動(dòng)（jitter）。抖動(dòng)會(huì)通過引發(fā)建立時(shí)間擾亂而對(duì)內(nèi)部定時(shí)通路產(chǎn)生災(zāi)難性的影響，也會(huì)通過引發(fā)導(dǎo)致數(shù)據(jù)傳輸誤差的建立-保持時(shí)間擾亂而影響片外接口。與此同時(shí)，其他性能問題（如不穩(wěn)定性、不適當(dāng)?shù)念l率范圍、鎖定問題和靜態(tài)相位偏移）也會(huì)影響PLL設(shè)計(jì)。輸出抖動(dòng)是最為重要的問題之一，也是PLL設(shè)計(jì)中最難得以合適解決的課題之一。
由片上和片外信號(hào)源生成的電源和基底噪聲具有很高的數(shù)據(jù)依存性，并可具有大量包括低頻在內(nèi)的頻率分量?；自肼曂粫?huì)象電源噪聲那樣擁有大量的低頻分量，因?yàn)樵诨缀碗娫粗g沒有明顯的直流下降。在最差的條件下，PLL會(huì)出現(xiàn)電源噪聲電平和基底噪聲電平分別達(dá)到標(biāo)稱電源電壓的10%和5%的情況。
基底噪聲的實(shí)際電平取決于IC生產(chǎn)工藝所采用的基底的性質(zhì)。為了降低出現(xiàn)閂鎖的危險(xiǎn)性，許多IC生產(chǎn)工藝采用了在同類重?fù)诫s基底上的輕摻雜外延。這些基底往往會(huì)在芯片上進(jìn)行長(zhǎng)距離的基底噪聲傳輸，使得噪聲不易在通過保護(hù)環(huán)和附加的基底分接頭時(shí)被消除。
電源和基底噪聲通過引發(fā)VCO輸出中的頻移（它會(huì)導(dǎo)致積累多個(gè)周期、直到噪聲脈沖下陷為止的相移）而對(duì)PLL產(chǎn)生影響，在沒有影響的情況下PLL能夠以其環(huán)路帶寬所限定的速率對(duì)頻率誤差進(jìn)行校正。由于相位誤差可積累多個(gè)周期，因此最差情況下的輸出抖動(dòng)通常是由低頻方波噪聲信號(hào)引起的。如果PLL欠阻尼，靠近環(huán)路帶寬的噪聲甚至?xí)黠@。此外，PLL還會(huì)在靠近環(huán)路帶寬的頻率上放大基準(zhǔn)輸入抖動(dòng)，尤其是在它欠阻尼的時(shí)候。
輸出抖動(dòng)類型
輸出抖動(dòng)可用幾種方法來測(cè)量-相對(duì)于絕對(duì)時(shí)間、相對(duì)于其他信號(hào)或相對(duì)于輸出時(shí)鐘本身。采用第一種方法測(cè)量的抖動(dòng)通常被稱為絕對(duì)抖動(dòng)或長(zhǎng)期抖動(dòng)；采用第二種方法測(cè)量的抖動(dòng)被稱為跟蹤抖動(dòng)或輸入-輸出抖動(dòng)（此時(shí)的其他信號(hào)系指基準(zhǔn)信號(hào)），如果基準(zhǔn)信號(hào)完全是周期性的（因而沒有抖動(dòng)），輸出信號(hào)的絕對(duì)抖動(dòng)和跟蹤抖動(dòng)是等效的；采用第三種方法測(cè)量的抖動(dòng)（相對(duì)于輸出時(shí)鐘）常稱作周期性（或周期-周期）抖動(dòng)。在單時(shí)鐘周期里（或在幾個(gè)時(shí)鐘周期里），周期-周期抖動(dòng)可作為時(shí)間變換偏差加以測(cè)量（被稱為周期-第N個(gè)周期抖動(dòng)）。
輸出抖動(dòng)可以用有效值（RMS）來表達(dá)，也可用峰-峰值來表達(dá)。RMS抖動(dòng)只對(duì)那些用少量帶有遠(yuǎn)遠(yuǎn)超出RMS規(guī)格之外的較大的時(shí)間位移的邊緣來表示時(shí)劣化較小的應(yīng)用有意義。此類應(yīng)用可以包括視頻和音頻信號(hào)發(fā)生。峰-峰抖動(dòng)只對(duì)那些不能容許任何帶有超出某些絕對(duì)值的時(shí)間位移的邊緣的應(yīng)用有意義。峰-峰抖動(dòng)規(guī)范一般而言是唯一可用于同步數(shù)字系統(tǒng)中的抖動(dòng)的規(guī)范，這是因?yàn)榇蠖鄶?shù)建立或保持時(shí)間故障對(duì)芯片的操作而言都是災(zāi)難性的。
特定的抖動(dòng)測(cè)量方法的重要性還取決于PLL的應(yīng)用。一般來說，周期-周期抖動(dòng)在所有的PLL應(yīng)用中都是重要的。跟蹤抖動(dòng)在PLL輸出時(shí)鐘被用于對(duì)輸入另一個(gè)時(shí)鐘域或由另一個(gè)時(shí)鐘域輸出的數(shù)據(jù)進(jìn)行驅(qū)動(dòng)或取樣的應(yīng)用（接口應(yīng)用就是一個(gè)范例）中是重要的。長(zhǎng)期抖動(dòng)在涉及時(shí)鐘倍頻的應(yīng)用中有時(shí)是重要的。
由于PLL中的相位誤差在多個(gè)周期中不斷積累，因此產(chǎn)生自電源和基底噪聲的PLL跟蹤抖動(dòng)可能比周期-周期抖動(dòng)大數(shù)倍。不過，由于電源和基底噪聲抑制性能往往較差的片上時(shí)鐘分配網(wǎng)絡(luò)會(huì)產(chǎn)生額外噪聲。因此，對(duì)設(shè)計(jì)精良的PLL而言，可見差異有可能小于2倍。
倍頻PLL中的周期-周期抖動(dòng)也可因每個(gè)基準(zhǔn)周期最初的一、二個(gè)輸出周期期間的周期性擾動(dòng)而有所增加，該擾動(dòng)是由相位檢測(cè)器的系統(tǒng)誤差引起的。
抖動(dòng)的準(zhǔn)確測(cè)量可能非常復(fù)雜。我們知道，PLL必須在有噪混合信號(hào)環(huán)境中工作。因此，在等同的有噪環(huán)境中對(duì)其進(jìn)行測(cè)量是很重要。在安靜、低噪聲環(huán)境中測(cè)量PLL會(huì)得到樂觀而有誤導(dǎo)作用的抖動(dòng)結(jié)果。同樣，當(dāng)人為噪聲被加到PLL的模擬電源上時(shí)，必須留意捕獲最差情況下的噪聲頻率內(nèi)容。對(duì)于長(zhǎng)期抖動(dòng)和跟蹤抖動(dòng)，這種最差情況噪聲信號(hào)是一個(gè)位于或低于環(huán)路帶寬頻率（它通常比最小的PLL工作頻率低20倍的）方波。對(duì)于周期-周期抖動(dòng)，最差情況噪聲信號(hào)是一個(gè)邊緣過渡時(shí)間小于PLL輸出時(shí)鐘周期且頻率低于基準(zhǔn)頻率的方波。該噪聲信號(hào)的頻率可以高于環(huán)路帶寬。
附圖示出了對(duì)帶附加噪聲的PLL進(jìn)行特性化處理的電路板設(shè)置和可選芯片設(shè)置。外部脈沖發(fā)生器將低頻方波噪聲耦合到用于電源噪聲測(cè)試的AVDD（正模擬PLL電源），或同時(shí)耦合到AVDD和用于基底噪聲測(cè)試的AVSS（負(fù)模擬PLL電源）。將噪聲（其電平以控制基底電位的VSS為基準(zhǔn)）同時(shí)加到AVDD和AVSS上，與只把噪聲加到基底上是等效的。只要可以夠得著PLL電源，就能夠通過電路板（包括生產(chǎn)用電路板）的加工來增加這些功能。
噪聲的特性化處理
只有表面安裝元件才應(yīng)被用于電源噪聲耦合網(wǎng)絡(luò)。在進(jìn)行抖動(dòng)測(cè)量之前，應(yīng)對(duì)電源上的噪聲進(jìn)行特性化處理。盡管PLL會(huì)把額外的高頻噪聲加到電源上，但這種附加噪聲應(yīng)被忽略不計(jì)，因?yàn)樗cPLL輸出有關(guān)。
周期-周期抖動(dòng)可通過由PLL輸出觸發(fā)示波器，并觀察一個(gè)周期之后的下一個(gè)同類邊緣期間的移動(dòng)來測(cè)量。跟蹤抖動(dòng)和長(zhǎng)期抖動(dòng)可通過由PLL基準(zhǔn)輸入觸發(fā)示波器，并觀察第一個(gè)PLL輸出邊緣期間的移動(dòng)來測(cè)量。當(dāng)基準(zhǔn)輸入和PLL輸出信號(hào)由相同的示波器進(jìn)行片外驅(qū)動(dòng)時(shí)，可消除與PLL無關(guān)的那些時(shí)鐘輸出通路上的干擾抖動(dòng)。
進(jìn)行以上兩種測(cè)量應(yīng)采用噪聲相對(duì)較低的基準(zhǔn)時(shí)鐘。